Xilinx FPGA入門重要な2つのファイル

HDLソース（.v）とピンアサイン（.xdc）

回路の動作を決めるHDLソース，物理的な接続を定義する制約ファイル


図1　FPGAの設計にはHDLソースと制約ファイルが不可欠．HDLは回路の動作を記述し，制約ファイルはFPGAと外部デバイスの接続を定義するもの．画像クリックで動画を見る．または記事を読む．［提供・著］森岡澄夫詳細：［VOD/KIT］Xilinx製FPGAで始めるHDL回路設計入門

FPGAの設計にはハードウェア記述言語（HDL）が用いられます．Xilinx FPGAでは，主にVerilog HDL（.v）やVHDL（.vhd）が使用されます．HDLはソフトウェアのプログラムとは異なり，ハードウェアの動作を記述するための言語です．

HDLの役割は以下のとおりです．

次のVerilog HDLのコードは，スイッチの状態に応じてLEDを点灯させる動作を記述しています．

```verilog assign led = sw； ```

この記述により，スイッチの入力信号がLED出力へ直接接続され，スイッチをONにすると対応するLEDが点灯します．

FPGAの設計では，論理回路の動作を記述するだけでなく，外部との接続も設定する必要があります．そのために使用されるのが制約ファイル（.xdc）です．

制約ファイルには，各信号をどのピンに割り当てるかを定義する情報が含まれています．たとえば，Basys 3ボードのスイッチやLEDをFPGAの特定のピンに接続するためには，次のような記述を行います．

```xdc set_property PACKAGE_PIN V17 [get_ports {sw[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw[0]}] ```

この設定により，`sw[0]`の入力信号がFPGAのV17ピンに割り当てられます．同様に，LEDの出力信号も適切なピンに割り当てる必要があります．

FPGAを動作させるまでの一般的な手順は以下のとおりです．

FPGA開発において，HDLと制約ファイルは欠かせない要素です．HDLは回路の動作を決定し，制約ファイルは物理的な接続を定義します．両者を適切に組み合わせることで，設計どおりの動作をFPGA上で実現できます．〈著：ZEPマガジン〉

NTT，IBM，Sony，NECの各研究所において高性能回路IPやハイレベル・シンセシスの研究，およびプレイステーションなどの製品用SoC開発に従事した後，現職にて民間宇宙ロケットの飛行制御コンピュータの研究開発に従事．FPGAや高位合成を活用している