ZEPマガジン

直線的な配線では放射が少なく抑えられる傾向があるが，配線を屈曲させた構造にすると，共振やアンテナ作用により放射が増す

スリット部を通過する際，差動伝送を用いると，信号の一部はスリット側に逃げるものの，大部分のエネルギは減衰せずに伝送される

スリットによるリターン経路の断絶は，近傍にキャパシタを配置することである程度補うことが可能

高速信号ならスリットをうまく通過できるように見えるが，実際は信号のエネルギの一部がスリット方向に流出する

直流と異なり，高周波のリターン電流は伝送路全体を経由するのではなく，信号の進行に伴って同方向に進む

JESDインターフェースの評価試験は，FPGAや各種ソフトウェアに組み込まれたサポート機能を用いて実施する

FPGAの開発環境に組み込まれているアイ・パターン観測用ツールを利用することで，実機での評価を補完し，より詳細な解析が可能

10Gbps以上の高速信号では，-5dBまで損失が増すため信号品質が規格を満たさない可能性がある

リターン・ロスが大きいほど入力信号が反射せずに伝送されていることを意味する．理想は，S11はゼロ，リターン・ロスはマイナス無限大

Sパラメータで表されるS21の挿入損失，ケーブルによる周波数依存性のロス，信号の反射によるひずみは，信号のタイミングに影響し，ビット・エラーの原因になる

Sパラメータで表される$S_{21}$の挿入損失，ケーブルによる周波数依存性のロス，信号の反射によるひずみは，信号のタイミングに影響し，ビット・エラーの原因になる

高速A-Dコンバータの送信回路の代表は，CML（Current Mode Logic）とLVDS（Low Voltage Differential Signaling）．両者は，高速性と低ノイズ特性を備える差動伝送方式

JESD204の通信では，データ転送に使用される信号線とは別に，制御や同期のための専用線が存在する

JESD204は，A-Dコンバータの高速化と高精度化の要求に対応するシリアル通信規格．特にJESD204BやJESD204Cが広く用いられている

高速A-Dコンバータを用いれば，ミキシングや波形合成などのRF信号処理もディジタル領域で実行でき，アナログ回路の温度による特性変化や経年劣化を克服できる

12ビット/100MspsのA-Dコンバータが通信に要する通信容量1.2Gbpsを確実に受け渡すためには，信号の整合性や同期精度に優れた高速インターフェースが必要

高速信号処理システム実現にはA-DコンバータとFPGA間の通信速度向上が欠かせない．JESD204Cは1レーンあたり最大32Gbpsの伝送速度を実現する

PPEはFR4よりも低い比誘電率と誘電正接をもちロスが小さい．加工性や耐熱性に優れ，テフロンに近い電気特性をもちながらコストを抑えている

データをパラレルで伝送すれば，より多くのビットを一度に送れる．しかし，一番遅く到達するビットにタイミングを合わせて，読み込む必要がある

通信速度を高める鍵はデータ間のタイミング合わせ．プリント基板の基本性能「比誘電率」と「誘電正接」に着目